超全的有源晶體信號類型與端接入門資料
　　在接觸石英晶振這個行業(yè)之后,刷新了我對這個領域的認識,因為一顆小小的電子元器件,從選料,設計,生產,加工,制造等多個方面都有很多需要了解的,但是今天我們暫時不談這些.現(xiàn)在有越來越多的制造型企業(yè)和工廠大量采用有源的石英晶體振蕩器,這是一種性能比普通晶體要高許多的頻率元件,而且不用外部接入電源就能振蕩工作.擁有多種不同的輸出信號邏輯,也就是我們常說的輸出方式,主要作用是組成更高性能的系統(tǒng),同時還能消除共模噪聲.
介紹:
　　CMOS,HCMOS,LVCMOS,正弦波,限幅正弦波,TTL,PECL,LVPECL,LVDS,CML…振蕩器和頻率控制器件具有一系列不同的輸出緩沖器類型,每種類型都有其優(yōu)點和缺點.本應用筆記的目的是為每種類型提供一些背景知識,并為端接具有此類輸出的設備的某些方法提供建議.

圖1.多種常見輸出類型所涵蓋的近似電壓范圍

需要正確理解信號類型和端接:
　　印刷電路板走線的行為就像傳輸線一樣,可以過濾時鐘信號,使時鐘信號沿走線的長度方向衰減并失真.較高頻率的時鐘信號更容易受到衰減,失真和噪聲的影響,但是最好采用較高的壓擺率來改善抖動時鐘邊緣,這給實現(xiàn)時鐘解決方案帶來了挑戰(zhàn).
為了正確實現(xiàn)高質量的時鐘源,應考慮以下因素:
　　•彼此隔離時鐘源
　　•充分利用正確的接地和電源濾波
　　•使用短PCB走線作為時鐘信號
　　•將要計時的設備放置在盡可能靠近時鐘的地方
　　•確保為您的應用選擇了正確的時鐘輸出類型.
　　•確保輸出驅動器正確端接并且采用阻抗匹配技術.
　　最后兩點是應用筆記的主題.如果走線沒有正確終止,則會發(fā)生反射和衰減.反射會增加抖動,而衰減會進一步降低時鐘波形和整體性能.保持信號完整性對于實現(xiàn)低相位噪聲石英晶體振蕩器的性能至關重要.
單端輸出系列:
　　正弦波和修剪正弦波
　　正弦波輸出是晶體振蕩器電路的“自然”輸出,通常代表一個振蕩器可以預期的最大頻譜純度.根據(jù)定義,純正弦波僅具有單個或基本頻率,并且在理想情況下不存在諧波.與其他輸出類型不同,沒有與其他正弦波輸出相關的“標準”輸出電平,正弦輸入的波形(對于給定頻率)僅由幅度定義,通常表示為以dBm為單位的輸出功率.正弦波輸出旨在驅動50歐姆阻抗負載,PC走線也應設計為50歐姆阻抗.大多數(shù)邏輯輸出源均來自正弦波或限幅正弦波源,這會降低相位噪聲性能-正弦波輸出是要求苛刻的低相位噪聲應用的理想選擇.
　　受限制的正弦波是通過限制正弦波輸出而形成的,以最大和最小范圍“隔離”該波.以這種方式限制正弦波會引入額外的諧波,從而降低波形的頻譜純度,但可以提供一種手段,以利用系統(tǒng)中不能承受大幅度正弦波全擺幅的快速上升和下降沿.削波的正弦波器件比全數(shù)字邏輯輸出消耗的功率更少,因此,在TCXO溫補晶振設計中很流行,其中CMOS級的額外功耗會影響IC中的熱梯度.削波的正弦波TCXO旨在驅動10pF的10K負載.
CMOS,HCMOS和LVCMOS
　　CMOS是互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor)的首字母縮寫,這意味著該設備(緩沖器)由p溝道和n溝道晶體管構成.

圖2.終止CMOS驅動器的最常用方法,適用于短走線長度

　　CMOS信號通過具有50歐姆阻抗走線的底板分布到一個或多個高阻抗接收器中.因此,存在阻抗失配.有多種方法可以解決這種阻抗匹配問題,但是在此和“軌到軌”擺幅的繼承極限之間,CMOS輸出適合于較低頻率的時鐘源(低于200MHz)和較短的走線長度(小于時鐘的1/4).最高諧波頻率的波長)不易受到阻抗匹配問題的影響.對于較低的頻率和較短的走線,可以使用時鐘輸出和接收器輸入之間的直接連接.但是在大多數(shù)情況下,將使用低電阻(例如20-50歐姆)的串聯(lián)電阻,該電阻在減少反射和保持信號完整性方面非常有效.參見圖2.其他阻抗匹配方法如圖3和4所示,但這些方法會增加功耗.

圖3和4.端接CMOS的替代方法

　　HCMOS代表高速CMOS,是原始CMOS上更高速度的變體-HCMOS和CMOS在振蕩器世界中經?？梢曰Q.LVCMOS代表低壓CMOS,顧名思義,它是CMOS的低壓類別.ACMOS代表“高級CMOS”.由于這些縮寫經?；Q使用,因此Vectron建議使用上升/下降時間,輸出驅動或負載要求以及Voh/Vol來指定振蕩器,而不是通過CMOS,HCMOS,ACMOS,LVCMOS等術語來定義要求.
TTL
　　晶體管到晶體管邏輯(TTL)曾經是最常見的I/O標準之一.TTL使用+5V或3.3V電源供電,與CMOS相比,一次具有更高的傳輸速度,高達100MHz.此外,由于晶振輸出頻率較高時功耗不會急劇變化,因此它更受歡迎.TTL輸出也可以使用針對CMOS信號所述的方法進行處理.在1980年代,CMOS器件因其低(零)靜態(tài)電流,良好的抗噪性,改善的上升/下降時間和較低的制造成本而變得更加流行,尤其是對于大規(guī)模集成而言.CMOS已取代TTL,成為低頻時鐘IC的首選.
　　CMOS和TTL的主要好處是低功耗,較高的輸出擺幅以及在硅中實現(xiàn)的成本相對較低.但是,差分信號用于更高的頻率.
差分邏輯系列:
　　單端信號傳輸技術可能容易受到噪聲的影響.這可以通過增加電壓來克服,但是這會增加功耗,并且由于電壓擺幅而導致速度降低.單端傳輸線也傾向于衰減信號.再次可以通過增加傳輸電壓來克服.差分緩沖器通過為每個發(fā)送的比特傳輸一對互補信號(相反極性)來克服這些困難.接收器檢測到兩個信號之間的差異,并且兩個信號共有的任何噪聲都被拒絕.差分傳輸技術具有較高的抗噪能力,因此受線路衰減的影響較小,因此對于在較長的線路長度上以較高的數(shù)據(jù)速率進行傳輸非常理想.
ECL(單端或差分):
　　引入了發(fā)射極耦合邏輯(ECL)作為TTL邏輯的替代方法,因為它更適合于高速數(shù)據(jù)傳輸.發(fā)射極耦合邏輯電路使用晶體管控制電流流經計算邏輯功能的門.由于晶體管始終處于有源區(qū)域,因此它們可以非?？焖俚馗淖儬顟B(tài),因此ECL電路可以以很高的速度運行.
　　ECL有兩個缺點.首先,ECL需要相對較高的電流才能運行.其次,ECL依靠負電源運行.與駐留在系統(tǒng)其余部分中的基于正電源的設備連接時,可能會導致問題.但是參考地面,可能會帶來噪音優(yōu)勢.
PECL,LVPECL:
　　LVPECL和PECL都是1960年代首次引入的較舊ECL技術的分支.PECL代表正發(fā)射極耦合邏輯,因為它以5、3.3V或2.5V等正電壓工作.PECL邏輯輸出通常用于高速時鐘分配電路.PECL作為一種差分傳輸方案,具有高抗噪性和在長線長度上驅動高數(shù)據(jù)速率的能力.PECL的另一個優(yōu)點是由于電壓擺幅大而具有良好的抖動性能.缺點包括由于需要5V電源和外部DC偏置而導致的大功耗(與單端電源相比).
　　低壓PECL(LVPECL)是指設計用于3.3V或2.5V電源的PECL電路,其電源電壓與低壓CMOS器件相同.LVPECL構成許多協(xié)議的基礎,LVPECL的電氣規(guī)格與LVDS相似,但在較大的差分電壓擺幅下工作.LVPECL差分晶體由于其ECL起源和較大的擺幅而往往比LVDS的功率效率低一些,但是由于其ECL特性,它也可以在高達10Gbps的頻率下工作.
　　LVPECL輸出電流通常為15mA,這是從一個開路發(fā)射極得出的.這要求終止于電阻性負載以產生電壓.LVPECL的目的是使用50歐姆阻抗走線和50歐姆瑟恩等效負載.通常使用圖5來實現(xiàn),而替代方案如圖6所示.為了獲得最佳性能,應使用相同的方法來平等地終止輸出-永遠不要讓未使用的輸出懸空.同樣,來自不同制造商的差分接收器可以具有不同的輸入容差(同時仍圍繞一個通用標準聚集).根據(jù)接收器的要求做一些功課也可以幫助優(yōu)化您要終止的信號的傳輸.

圖5.LVPECL終止的最常用方法.圖6.另一種LVPECL終止方案

CML:
　　電流模式邏輯(CML)輸出可提供與LVPECL相似的性能,但不需要外部偏置,因此當需要LVPECL類型的輸出但需要考慮功耗時,可以選擇CML.CML輸出需要交流耦合,因為它們不能提供足夠的電流來偏置其他器件.
LVDS:
　　LVDS代表低壓差分信號,類似于LVPECL的電流輸出,但是輸出電流為4mA,與LVPECL相比,功耗更低.LVDS輸出具有100ohm的輸出阻抗,旨在驅動100ohm的負載或電阻,這導致較小的電壓擺幅,典型值為?350mV.
　　與CMOS和TTL相比,LVDS降低了對噪聲的敏感性,降低了EMI輻射.LVDS的一個缺點是與PECL相比其抖動性能降低.但是,它正在取得進步,使其與LVPECL成為一個公平的競爭環(huán)境.
　　LVDS用于高速數(shù)據(jù)傳輸應用,尤其是背板收發(fā)器或時鐘分配.LVDS的數(shù)據(jù)速率高達3.125Gbps.為了獲得更高的數(shù)據(jù)速率,需要輸出諸如HCSL,CML或LVPECL.要實現(xiàn)這些非常高的數(shù)據(jù)速率,需要非常快的尖銳速率,并且通常需要大約800mV的信號擺幅.由于這種HCSL,CML和LVPECL通常比LVDS需要更多的功率.
　　LVDS差分晶振通常被選擇用于較新的設計,因為它易于在CMOSIC中實現(xiàn)并且在系統(tǒng)級易于使用.當連接到LVDS輸入時,LVDS輸出不需要外部偏置和單個100Ω終端電阻,請參見圖7.負載100歐姆后,LVDS信號可能需要交流耦合,也可能不需要交流耦合-最好了解接收器的輸入結構要求.

圖7.終止LVDS.通常,接收器包括片上端接,不需要額外的100歐姆電阻.

HCSL:
　　高速電流控制邏輯(HCSL)輸出可在PCIExpress應用和英特爾芯片組中找到.HCSL是一種較新的差分輸出標準,類似于LVPECL,其15mA電流源來自開路發(fā)射極或源極.作為無端接的漏極,它們需要外部50ohm電阻接地,如圖8所示.HCSL是具有快速切換時間的高阻抗輸出,使用如圖9所示的10至30ohm串聯(lián)電阻可能是有利的.,以幫助減少過沖/振鈴.HCSL提供最快的開關速度,功耗介于LVDS和LVPECL之間,并且相位噪聲性能與替代技術相當.與往常一樣,最佳實踐是了解接收器的輸入結構.

圖8.單電阻器端接方案.圖9.在某些情況下,使用10-30歐姆串聯(lián)電阻可幫助減少過沖.

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